特許
J-GLOBAL ID：201103046967418491

メモリ制御装置

発明者：
小倉 真

小倉 真 について

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黒沢 憲一

黒沢 憲一 について

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武和 秀仁

武和 秀仁 について

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石倉 秀司

石倉 秀司 について

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松田 光司

松田 光司 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 井上 学
公報種別：特許公報
出願番号（国際出願番号）：特願2001-510096
特許番号：特許第3956698号
出願日： 1999年07月07日
請求項（抜粋）：
【請求項1】 プロセッサとメモリの間に配置され、プロセッサからメモリへアクセスする際、先読みを行うプリフェッチ手段と、プリフェッチ結果を格納する記憶手段を備えたメモリ制御装置において、 前記メモリ制御装置は、プロセッサからメモリに対するアクセスの際にプリフェッチを行うか否かを決定するプリフェッチ管理手段を備え、 前記メモリのアドレス空間は複数の管理領域に分割され、 前記プリフェッチ管理手段は、前記各管理領域毎にプリフェッチを制御するためのレジスタを備え、 前記プロセッサから前記メモリに対してアクセスが行われた時、アクセスするアドレスが含まれる管理領域に対応する前記レジスタの値に基づき、当該アクセスにおいてプリフェッチを行うか否かを決定するものであって、 前記プリフェッチ管理手段は、プロセッサからの所定の回数の連続したアクセスが同一のプリフェッチ範囲に対して行われた場合、当該プリフェッチ範囲を含む管理領域に対応する前記レジスタを当該管理領域に対してプリフェッチを行うように設定する手段を備えたことを特徴とするメモリ制御装置。
IPC (2件)：
G06F 12/02 ( 200 6.01) ,  G06F 12/08 ( 200 6.01)
FI (5件)：
G06F 12/02 560 C ,  G06F 12/08 503 F ,  G06F 12/08 517 B ,  G06F 12/08 523 C ,  G06F 12/08 543 B
引用特許：
出願人引用 (21件)
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審査官引用 (21件)
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