特許
J-GLOBAL ID:201303078563965069

基板のパターン化を使用するマスクレスプロセスによる転位及び応力管理と装置製造のための方法

発明者:
出願人/特許権者:
代理人 (4件): 青木 篤 ,  鶴田 準一 ,  南山 知広 ,  宮本 哲夫
公報種別:公表公報
出願番号(国際出願番号):特願2013-506770
公開番号(公開出願番号):特表2013-531361
出願日: 2011年04月26日
公開日(公表日): 2013年08月01日
要約:
マスクレスプロセスにおいて、隆起した基板領域上へのエピタキシャル成長を使用することにより、低貫通転位密度を有し、層の亀裂を伴わず、且つ、最小限のウエハの反りを有する格子整合、格子不整合、及び熱不整合半導体材料の活性層積層体を製造するための構造及び方法である。
請求項(抜粋):
a)トレンチ(120、320、420、430、620、720)によって境界が定められた隆起領域(110、130、410、610、710)を有するパターン化された結晶質の半導体基板と、 b)隔離された自己アライメントされた半導体パッチ(330、570)の形態において前記隆起した基板領域上に堆積されたエピタキシャル半導体材料と、 を有する構造であって、 隣接するパッチの垂直側壁(351)は、近接して離隔しており、前記パッチは、略連続した層を形成し、且つ、 前記半導体パッチの前記間隔は、その幅よりも小さく、且つ、前記パッチの高さ(312)は、その幅(314)よりも大きい、構造。
IPC (7件):
H01L 21/205 ,  H01L 21/365 ,  H01L 21/203 ,  H01L 21/363 ,  C23C 16/04 ,  H01L 31/04 ,  H01L 31/10
FI (7件):
H01L21/205 ,  H01L21/365 ,  H01L21/203 M ,  H01L21/363 ,  C23C16/04 ,  H01L31/04 E ,  H01L31/10 Z
Fターム (85件):
4K030BA53 ,  4K030BA54 ,  4K030BA55 ,  4K030BA56 ,  4K030BA57 ,  4K030BB02 ,  4K030CA04 ,  4K030CA05 ,  4K030CA11 ,  4K030DA04 ,  4K030LA12 ,  4K030LA13 ,  4K030LA14 ,  4K030LA16 ,  5F045AA04 ,  5F045AA08 ,  5F045AA19 ,  5F045AB01 ,  5F045AB02 ,  5F045AB05 ,  5F045AB06 ,  5F045AB07 ,  5F045AB09 ,  5F045AB10 ,  5F045AB11 ,  5F045AB12 ,  5F045AB13 ,  5F045AB14 ,  5F045AB17 ,  5F045AB21 ,  5F045AB22 ,  5F045AB23 ,  5F045AB24 ,  5F045AB26 ,  5F045AB27 ,  5F045AF02 ,  5F045AF03 ,  5F045AF04 ,  5F045AF08 ,  5F045AF09 ,  5F045AF12 ,  5F045BB12 ,  5F045CA07 ,  5F045CA10 ,  5F045CA12 ,  5F045CA13 ,  5F045DB05 ,  5F045EB13 ,  5F045EB14 ,  5F045EB15 ,  5F045HA02 ,  5F045HA03 ,  5F045HA16 ,  5F049MB07 ,  5F049NA13 ,  5F049RA02 ,  5F049SS02 ,  5F049WA01 ,  5F049WA07 ,  5F103AA04 ,  5F103DD01 ,  5F103DD03 ,  5F103DD07 ,  5F103DD11 ,  5F103DD12 ,  5F103DD16 ,  5F103DD17 ,  5F103DD21 ,  5F103DD23 ,  5F103DD30 ,  5F103GG01 ,  5F103HH03 ,  5F103HH04 ,  5F103LL02 ,  5F103LL03 ,  5F103LL04 ,  5F103LL05 ,  5F103PP01 ,  5F103PP02 ,  5F103PP03 ,  5F151AA08 ,  5F151CB09 ,  5F151DA03 ,  5F151DA15 ,  5F151GA04
引用特許:
出願人引用 (11件)
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審査官引用 (11件)
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