特許
J-GLOBAL ID：201403068412118730

半導体装置

発明者：
日笠 旭紘

日笠 旭紘 について


出願人/特許権者：
ローム株式会社

ローム株式会社 について


代理人 (3件)： 稲岡 耕作 ,  川崎 実夫 ,  京村 順二
公報種別：公開公報
出願番号（国際出願番号）：特願2013-167478
公開番号（公開出願番号）：特開2014-060387
出願日： 2013年08月12日
公開日（公表日）： 2014年04月03日
要約：
【課題】耐圧を向上できながら、オン電圧の上昇を抑えることができるIGBTを備える半導体装置を提供すること。【解決手段】半導体基板2に形成された複数のゲートトレンチ8と、ゲートトレンチ8にゲート絶縁膜22を介して埋め込まれたゲート電極20と、半導体基板2に互いに接して形成されたn+型エミッタ領域13、p型ベース領域10、n-型ドリフト領域6およびp+型コレクタ領域4と、互いに隣り合うゲートトレンチ8の間に形成されたエミッタトレンチ14と、エミッタトレンチ14に絶縁膜19を介して埋め込まれた埋め込み電極21とを含む半導体装置1において、エミッタトレンチ14の下方に回り込み、エミッタトレンチ14の幅方向中央に対してゲートトレンチ8に近い側に位置する端部18を有するオーバーラップ部17を含むp型フローティング領域15を形成する。【選択図】図1
請求項（抜粋）：
半導体層と、 前記半導体層に形成された複数のゲートトレンチと、 前記複数のゲートトレンチにゲート絶縁膜を介して埋め込まれたゲート電極と、 各前記ゲートトレンチの側方において、前記半導体層の表面側から前記ゲートトレンチの深さ方向に順に配置されたn+型エミッタ領域、p型ベース領域およびn-型ドリフト領域と、 前記n-型ドリフト領域に対して前記半導体層の裏面側に配置されたp+型コレクタ領域と、 互いに隣り合う前記複数のゲートトレンチの間に形成された複数のエミッタトレンチと、 前記複数のエミッタトレンチに絶縁膜を介して埋め込まれ、前記n+型エミッタ領域と電気的に接続された埋め込み電極と、 前記複数のエミッタトレンチの間に形成されたp型フローティング領域とを含み、 前記p型フローティング領域は、前記p型ベース領域よりも深く形成され、前記複数のエミッタトレンチのうち前記ゲートトレンチに最も近いエミッタトレンチの下方に回り込み、前記エミッタトレンチの幅方向中央に対して前記ゲートトレンチに近い側に位置する端部を有するオーバーラップ部を含む、半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 29/739 ,  H01L 21/336
FI (7件)：
H01L29/78 652J ,  H01L29/78 653A ,  H01L29/78 652M ,  H01L29/78 655A ,  H01L29/78 652C ,  H01L29/78 652D ,  H01L29/78 658A
引用特許：
審査官引用 (15件)
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