半導体装置およびその製造方法

Inventor： , , , ,
Applicant, Patent owner：
Agent (6)：深見久郎 , 森田俊雄 , 仲村義平 , 堀井豊 , 野田久登 , 酒井將行
Gazette classification：公開公報
Application number (International application number)：2004048359
Publication number (International publication number)：2005243727
Application date： Feb. 24, 2004
Publication date： Sep. 08, 2005
Summary：

【課題】しきい値電圧が正となるとともに、所望の特性を備える半導体装置およびその製造方法を提供する。【解決手段】ヘテロ接合型FETは、SiC基板1と、SiC基板1上に形成されたチャネル層3と、頂面8aを有し、チャネル層3との間にヘテロ接合を形成し、窒化物半導体からなるバリア層8と、頂面8a上に形成されたゲート電極5と、頂面8a上に形成されたソース電極およびドレイン電極6とを備える。バリア層8は、ゲート電極5が形成された頂面8a上の領域22とチャネル層3との間に位置するp型半導体層7と、ゲート電極5から露出する頂面8a上の領域21とチャネル層3との間に位置する半導体層10とを有する。p型半導体層7は、第1の濃度を有するp型半導体に形成されている。半導体層10は、真性半導体、n型半導体および第1の濃度よりも低い第2の濃度を有するp型半導体のいずれかに形成されている。【選択図】図1

Claim (excerpt)：

主表面を有する基板と、前記主表面上に形成されたチャネル層と、頂面を有し、前記チャネル層上に位置して前記チャネル層との間にヘテロ接合を形成し、窒化物半導体からなるバリア層と、前記頂面上に形成されたゲート電極と、前記頂面上に形成され、前記ゲート電極の両側に位置するソース電極およびドレイン電極とを備え、前記バリア層は、前記ゲート電極が形成された前記頂面上の第1領域と前記チャネル層との間に位置する第1の半導体層と、前記ゲート電極から露出する前記頂面上の第2領域と前記チャネル層との間に位置する第2の半導体層とを有し、前記第1の半導体層は、第1の濃度を有するp型半導体に形成されており、前記第2の半導体層は、真性半導体、n型半導体および前記第1の濃度よりも低い第2の濃度を有するp型半導体のいずれかに形成されている、半導体装置。

IPC (3)：

H01L21/338 , H01L29/778 , H01L29/812

FI (2)：

H01L29/80 Q , H01L29/80 H

F-Term (18)：

5F102GA02 , 5F102GB01 , 5F102GC01 , 5F102GD01 , 5F102GJ02 , 5F102GJ03 , 5F102GJ10 , 5F102GK04 , 5F102GL04 , 5F102GM04 , 5F102GM07 , 5F102GM08 , 5F102GM09 , 5F102GQ01 , 5F102GR07 , 5F102GT05 , 5F102HC02 , 5F102HC07

Patent cited by the Patent：

Cited by examiner (11)

半導体装置及びその製造方法
Gazette classification：公開公報 Application number：特願平11-364203 Applicant：株式会社東芝
窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ
Gazette classification：公開公報 Application number：特願2002-055304 Applicant：独立行政法人産業技術総合研究所
ヘテロ接合電界効果トランジスタ
Gazette classification：公開公報 Application number：特願平11-022516 Applicant：日本電気株式会社

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Cited by examiner (2)

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