特許
J-GLOBAL ID：200903014327070343

メモリセルキャパシタ構造におけるメモリセルキャパシタプレートの形成方法

発明者：
ケイル・ダグラス・エル.

ケイル・ダグラス・エル. について


出願人/特許権者：
ラム リサーチ コーポレーション

ラム リサーチ コーポレーション について


代理人 (1件)： 特許業務法人 明成国際特許事務所
公報種別：公表公報
出願番号（国際出願番号）：特願2000-608421
公開番号（公開出願番号）：特表2002-540626
出願日： 2000年03月30日
公開日（公表日）： 2002年11月26日
要約：
【要約】【課題】【解決手段】メモリセルキャパシタプレートを形成する改良された方法が開示されている。このメモリセルキャパシタプレートの形成方法は、犠牲層を堆積する工程と、その犠牲層内に開口部を形成する工程とを含む。続いて、酸素にさらされても相当の導電性を維持する導電性料を含む電極材料層を、犠牲層の上面に堆積し、開口部の少なくとも一部を充填する。次に、電極材料層の一部を少なくとも犠牲層の上面と同じ略同じ高さにまで除去することによりメモリセルキャパシタプレートの上面を画定し、その後、犠牲層を除去する。
請求項（抜粋）：
メモリセルキャパシタプレートの形成方法であって、 犠牲層を堆積させる工程と、 前記犠牲層内に開口部を形成する工程と、 前記犠牲層の上面上に、酸素にさらされても相当の導電性を維持する相当導電性材料を含む電極材料層を堆積させるとともに、前記開口部を少なくとも部分的に充填する工程と、 前記メモリセルキャパシタプレートの上面を画定するために、前記電極材料層の一部を少なくとも前記犠牲層の前記上面とほぼ同じ高さになるまで除去する工程と、 前記犠牲層を除去する工程と、を備える形成方法。
IPC (3件)：
H01L 21/8242 ,  H01L 21/3205 ,  H01L 27/108
FI (3件)：
H01L 27/10 621 Z ,  H01L 21/88 B ,  H01L 27/10 651
Fターム (34件)：
5F033HH07 ,  5F033HH33 ,  5F033JJ04 ,  5F033JJ08 ,  5F033JJ19 ,  5F033MM01 ,  5F033MM13 ,  5F033QQ00 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ14 ,  5F033QQ24 ,  5F033QQ25 ,  5F033QQ43 ,  5F033QQ48 ,  5F033RR06 ,  5F033SS11 ,  5F033VV10 ,  5F033VV16 ,  5F033XX20 ,  5F033XX33 ,  5F033XX34 ,  5F083AD21 ,  5F083AD42 ,  5F083GA25 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083MA06 ,  5F083MA17 ,  5F083PR06 ,  5F083PR40
引用特許：
審査官引用 (18件)
全件表示

前のページに戻る

TOP

BOTTOM