特許
J-GLOBAL ID：200903032235270875
強誘電体メモリ装置及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-329864
公開番号（公開出願番号）：特開2002-208679
出願日： 2001年10月26日
公開日（公表日）： 2002年07月26日
要約：
【要約】【課題】 多層電極構造の強誘電体キャパシタを有する強誘電体メモリ装置及びその製造方法を提供する。【解決手段】 本発明よる強誘電体メモリ装置は、第1及び第2トランジスタを有する半導体基板、第1及び第2トランジスタを覆う層間絶縁膜及び層間絶縁膜の上に順次に積層された第1及び第2強誘電体キャパシタとを含む。第1強誘電体キャパシタは層間絶縁膜の上に順次に積層された下部電極、第1強誘電体膜及び中間電極とを含み、第2強誘電体キャパシタは中間電極、中間電極の上に順次に積層された第2強誘電体膜及び上部電極とを含む。第1及び第2トランジスタと第1及び第2強誘電体キャパシタを各々選択的に接続することによって、2つ又は1つの単位セルを形成できる。これによって、既存に比べて狭い面積に単位セルを形成でき、キャパシタが占める面積を増加させ得る。
請求項（抜粋）：
半導体基板に形成された第1及び第2スイッチング素子と、前記第1及び第2スイッチング素子が形成された結果物の上に形成された層間絶縁膜と、前記層間絶縁膜の上に順次に積層され、各々少なくとも3つ以上の電極層を有する第1及び第2強誘電体キャパシタを含み、前記第1強誘電体キャパシタは前記層間絶縁膜の上に形成された下部電極、前記下部電極の上に形成された第1強誘電体膜及び前記第1強誘電体膜の上に形成された中間電極を含み、前記第2強誘電体キャパシタは前記中間電極、前記中間電極の上に形成された第2強誘電体膜及び前記第2強誘電体膜の上に形成された上部電極を含むことを特徴とする強誘電体メモリ装置。
Fターム (15件)：
5F083FR02
, 5F083JA14
, 5F083JA15
, 5F083JA36
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA43
, 5F083JA45
, 5F083KA19
, 5F083MA06
, 5F083MA15
, 5F083MA17
, 5F083MA20
, 5F083PR34
