特許
J-GLOBAL ID：200903075555686094

不揮発性半導体メモリセル及びその製造方法

発明者：
小澤 良夫

小澤 良夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-000518
公開番号（公開出願番号）：特開2005-197363
出願日： 2004年01月05日
公開日（公表日）： 2005年07月21日
要約：
【課題】 セルのカップリング比を大きくすると共に、短チャネル効果を回避することができ、しきい値の制御性を良くして書き込み不良を防止する。【解決手段】 不揮発性半導体メモリセルにおいて、半導体基板11と、この半導体基板11上に積層形成された、トンネル絶縁膜12,浮遊ゲート電極13,電極間絶縁膜20,及び制御ゲート電極30からなり、且つ電極間絶縁膜20を第1の酸化剤バリア層21,中間絶縁層22,第2の酸化剤バリア層23の3層構造に形成した積層ゲート構造部と、この積層ゲート構造部の両側面にそれぞれ形成されたゲート側壁絶縁膜40とを具備してなり、ゲート側壁絶縁膜40の膜厚は、浮遊ゲート電極13の側部において電極間絶縁膜20側からトンネル絶縁膜12側に向かって増加し、浮遊ゲート電極13のチャネル長方向の幅が電極間絶縁膜20側からトンネル絶縁膜12側に向かって減少している。【選択図】 図1
請求項（抜粋）：
半導体基板と、 この半導体基板上に積層形成された、トンネル絶縁膜,浮遊ゲート電極,電極間絶縁膜,及び制御ゲート電極からなり、且つ電極間絶縁膜を第1の酸化剤バリア層,中間絶縁層,第2の酸化剤バリア層の3層構造に形成した積層ゲート構造部と、 この積層ゲート構造部の両側面にそれぞれ形成されたゲート側壁絶縁膜と、 を具備してなり、 前記ゲート側壁絶縁膜の膜厚は、前記浮遊ゲート電極の側部において前記電極間絶縁膜側から前記トンネル絶縁膜側に向かって増加し、前記浮遊ゲート電極のチャネル長方向の幅は、前記電極間絶縁膜側から前記トンネル絶縁膜側に向かって減少していることを特徴とする不揮発性半導体メモリセル。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (25件)：
5F083EP03 ,  5F083EP22 ,  5F083EP55 ,  5F083EP76 ,  5F083ER21 ,  5F083GA22 ,  5F083JA02 ,  5F083JA19 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083NA01 ,  5F083NA06 ,  5F083PR13 ,  5F083PR34 ,  5F083PR40 ,  5F101BA12 ,  5F101BA26 ,  5F101BA36 ,  5F101BB02 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07 ,  5F101BH03 ,  5F101BH19
引用特許：
出願人引用 (1件) 審査官引用 (13件)
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