特許
J-GLOBAL ID：200903086657440474
半導体素子のトランジスタ及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
中川 周吉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-194453
公開番号（公開出願番号）：特開2001-057429
出願日： 2000年06月28日
公開日（公表日）： 2001年02月27日
要約：
【要約】 (修正有)【課題】 浅い接合部で且つ接合漏洩電流を抑制できるエレベイテッドチャネル構造を有する半導体素子のトランジスタ及びその製造方法を提供する。【解決手段】 シリコン基板21に素子分離膜22を形成した後、ウェル23を形成し、選択的エピシリコン成長工程で第1Si層24、SiGe層25及び第2Si層26を順次形成し、しきい値電圧調節のためのイオン注入を行なう。第2Si層26の表面にゲート酸化膜27とゲートポリシリコン層28を積層してパターン化しその両側にゲートスペーサ29を形成した後、エッチングして残留ゲートポリシリコン層28aを形成する。選択的成長により、SiGe層25上にエピSiGe層30を、残留ゲートポリシリコン層28a上にポリSiGe層31を同時に形成する。ソース/ドレイン形成のイオン注入及びTiSi2層32を積層してエレベイテッド接合部100及び同チャネル200とする。
請求項（抜粋）：
シリコン基板に素子分離膜を形成した後、ウェルを形成する段階と、1次洗浄工程を行なった後、選択的エピシリコン成長工程で第1Si層、SiGe層及び第2Si層を順次形成し、しきい値電圧調節のためのイオン注入工程を行なう段階と、前記第2Si層の表面にゲート酸化膜を形成し、前記ゲート酸化膜上にゲートポリシリコン層パターンを形成する段階と、前記ゲートポリシリコン層パターンの両側にゲートスペーサを形成した後、湿式シリコン浸漬工程でゲートポリシリコン層パターンをエッチングして残留ゲートポリシリコン層パターンを形成する段階と、2次洗浄工程を行なった後、選択的SiGe成長工程を行なって前記SiGe層の露出部位にエピSiGe層を、前記残留ゲートポリシリコン層パターンの露出部位にポリSiGe層を同時に形成する段階と、ソース/ドレインの形成及びゲートドーピングのためにイオン注入を行なった後、ウェーハの全面にわたってTi層を蒸着し、1次熱処理後に未反応Ti層を除去し、2次熱処理を行なって前記エピSiGe層及びポリSiGe層の露出部位にTiSi2層を形成し、これによりゲート電極、エレベイテッドチャネル及びベリード/エレベイテッド接合部が完成される段階とを含んでなることを特徴とする半導体素子のトランジスタ製造方法。
IPC (5件)：
H01L 29/78
, H01L 21/205
, H01L 21/265
, H01L 21/28 301
, H01L 29/43
H01L 29/78 301 H
, H01L 21/205
, H01L 21/28 301 A
, H01L 21/265 Z
, H01L 29/62 G
, H01L 29/78 301 S
