特許
J-GLOBAL ID：201103011243787080
半導体集積回路およびそのテスト方法並びに製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
玉村 静世
公報種別：特許公報
出願番号（国際出願番号）：特願2000-611314
特許番号：特許第4147005号
出願日： 1999年04月14日
請求項（抜粋）：
【請求項1】 半導体チップ上に、複数の基本論理セルからなり各基本論理セルごとに、その基本論理セルが正常か異常かを示す信号を出力可能で、かつそれぞれが正常を示す信号を出力する複数の基本論理セルで、任意の論理を構成可能な可変論理回路が搭載されてなる半導体集積回路であって、
上記可変論理回路は、相補的な信号を出力可能な2線ラインロジック回路と該2線ラインロジック回路の出力信号を比較して異常の有無を判定する判定手段とからなる基本論理セルと、これら基本論理セル間の信号線の接続を切り替え可能な複数の可変スイッチ回路とを備え、上記可変スイッチ回路による接続を切り替えることにより任意の論理を構成可能であって、上記2線ラインロジック回路から出力される信号が他の基本論理セル内の2線ラインロジック回路に供給され、上記判定手段の出力信号が、回路が正常か異常かを示す信号として各基本論理セルから出力されるように構成され、
上記可変スイッチ回路は、互いに交差する信号線間を接続遮断可能なスイッチ素子と、該スイッチ素子の状態を制御する情報を記憶する書込み読出し可能な記憶素子とからなり、上記判定手段から出力される回路が正常か異常かを示す信号が上記記憶素子に記憶されるように構成されていることを特徴とする半導体集積回路。
IPC (4件)：
H01L 21/82 ( 200 6.01)
, G11C 29/12 ( 200 6.01)
, H01L 21/822 ( 200 6.01)
, H01L 27/04 ( 200 6.01)
H01L 21/82 A
, G11C 29/00 671
, H01L 27/04 T
, H01L 27/04 U
出願人引用 (15件)
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審査官引用 (8件)
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