特許
J-GLOBAL ID：200903039024392650

演算およびスリープ・モード中のデータ格納回路並びに方法

発明者：
フレデリック、マーリン、ジュニア

フレデリック、マーリン、ジュニア について

, 
キンケード、マーティン、ジェイ

キンケード、マーティン、ジェイ について


出願人/特許権者：
エイアールエム リミテッド

エイアールエム リミテッド について


代理人 (4件)： 浅村 皓 ,  浅村 肇 ,  岩見 晶啓 ,  清水 邦明
公報種別：公表公報
出願番号（国際出願番号）：特願2008-502460
公開番号（公開出願番号）：特表2008-535300
出願日： 2006年03月17日
公開日（公表日）： 2008年08月28日
要約：
スリープ・モード中に信号を格納するための回路に関するものであり、回路の実施例では、スリープ信号を受け取るように動作可能なスリープ信号入力と、クロック信号を受け取るように動作可能なクロック信号入力と、クロック信号でクロックされる複数のラッチと、クロック信号でクロックされる少なくとも1つのトライステート素子であって、少なくとも1つのトライステート素子は1つの入力に、少なくとも1つの格納ラッチが接続され、少なくとも1つの格納ラッチは複数のラッチの少なくとも1つであり、少なくとも1つのトライステート素子は少なくとも1つの格納ラッチの入力を、予め定められたクロック信号値に応答して選択的に分離するように動作可能である少なくとも1つのトライステート素子とを含み、回路への電源供給が、スリープ信号に応答して、回路の少なくとも1部の電圧差が低減されて回路の部分の電源が遮断され、少なくとも1つの格納ラッチに掛かる電圧差が維持され、トライステート素子で受け取られるクロック信号が予め定められた値に保持されて、格納ラッチの入力が分離される。
請求項（抜粋）：
信号値を格納するための回路であって、 クロック信号を受け取るように動作可能なクロック信号入力と、 前記クロック信号でクロックされる複数のラッチと、 前記クロック信号でクロックされる少なくとも1つのトライステート素子であって、該少なくとも1つのトライステート素子は1つの入力に、少なくとも1つの格納ラッチが接続され、該少なくとも1つの格納ラッチは前記複数のラッチの少なくとも1つであり、前記少なくとも1つのトライステート素子は前記少なくとも1つの格納ラッチの前記入力を、予め定められたクロック信号値に応答して選択的に分離するように動作可能である、前記少なくとも1つのトライステート素子とを含み、 前記回路への電源供給が、スリープ信号に応答して、 前記回路の少なくとも1部の電圧差が、低減されて前記回路の前記部分の電源が遮断され、 前記少なくとも1つの格納ラッチに掛かる電圧差が維持され、 前記トライステート素子で受け取られるクロック信号が前記予め定められた値に保持されて、前記格納ラッチの前記入力が分離されるように構成されている、前記回路。
IPC (3件)：
H03K 3/037 ,  H01L 21/822 ,  H01L 27/04
FI (3件)：
H03K3/037 B ,  H01L27/04 U ,  H01L27/04 D
Fターム (16件)：
5F038CD02 ,  5F038CD06 ,  5F038CD09 ,  5F038CD16 ,  5F038DF08 ,  5F038DF14 ,  5F038DF17 ,  5F038EZ20 ,  5J043AA03 ,  5J043AA04 ,  5J043HH02 ,  5J043HH04 ,  5J043JJ02 ,  5J043JJ10 ,  5J043KK01 ,  5J043KK02
引用特許：
審査官引用 (15件)
全件表示
引用文献：
審査官引用 (1件)

前のページに戻る

TOP

BOTTOM