特許
J-GLOBAL ID：200903052017194033

半導体装置の製造方法

発明者：
下山 和男

下山 和男 について

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北村 睦美

北村 睦美 について

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ホンフェイ ルー

ホンフェイ ルー について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 服部 毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願2005-013588
公開番号（公開出願番号）：特開2006-203007
出願日： 2005年01月21日
公開日（公表日）： 2006年08月03日
要約：
【課題】 トレンチ内の底部およびその近傍の側壁面に簡易に厚い酸化膜を形成できる半導体装置の製造方法を提供する。【解決手段】 トレンチ11内に均一に厚いシリコン酸化膜3を形成させた後、Arなどのイオンを斜めイオン注入によるシャドーイングを利用してトレンチ側壁のシリコン酸化膜に選択的に注入ダメージ領域31を導入する。シリコン酸化膜3の湿式エッチング時において、イオン注入時にシャドーイングされたダメージ未導入部分よりもダメージ導入部分でエッチングレートが増大する現象を利用して、トレンチ11内の注入ダメージ領域31のシリコン酸化膜を選択的に除去し、トレンチ底部およびトレンチ底部に近いトレンチ側壁の部分的領域に残留酸化膜33を形成する。これにより、バーズビークが発生することなしに、トレンチ側壁下部と底部に相対的に厚い酸化膜を形成した半導体装置が作成できる。【選択図】 図2
請求項（抜粋）：
半導体基板にトレンチを形成し、前記トレンチの底部とトレンチ側壁にそれぞれゲート絶縁層を形成する半導体装置の製造方法において、 前記トレンチの底部と前記トレンチ側壁にそれぞれ所定の厚さでゲート絶縁膜を形成する絶縁膜形成工程と、 前記トレンチ側壁に形成された前記ゲート絶縁膜のうち前記トレンチの開口部に近いものの一部を除去して、その膜厚を選択的に低減する膜厚低減工程と、 を備えたこと特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 29/78 ,  H01L 21/336
FI (6件)：
H01L29/78 301V ,  H01L29/78 652K ,  H01L29/78 653A ,  H01L29/78 653B ,  H01L29/78 658F ,  H01L29/78 658G
Fターム (13件)：
5F140AA05 ,  5F140AA08 ,  5F140BB04 ,  5F140BD18 ,  5F140BE01 ,  5F140BE03 ,  5F140BF01 ,  5F140BF04 ,  5F140BF42 ,  5F140BF43 ,  5F140BH25 ,  5F140BH30 ,  5F140BH47
引用特許：
出願人引用 (15件)
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審査官引用 (14件)
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引用文献：
出願人引用 (1件) 審査官引用 (1件)

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