特許
J-GLOBAL ID：201003035499403857

半導体記憶装置及びその製造方法

発明者：
佐 藤 敦 祥

佐 藤 敦 祥 について

, 
荒 井 史 隆

荒 井 史 隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  重野 隆之
公報種別：公開公報
出願番号（国際出願番号）：特願2008-188916
公開番号（公開出願番号）：特開2010-027922
出願日： 2008年07月22日
公開日（公表日）： 2010年02月04日
要約：
【課題】セル間干渉を抑制し、カップリング係数を大きくできる半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板101上に第1の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜103と、それぞれ前記複数のトンネル絶縁膜上に形成された複数の電荷蓄積層104と、前記トンネル絶縁膜間の前記半導体基板表面部に前記第1の方向に直交する第2の方向に沿って形成され、絶縁膜108と、前記絶縁膜上に形成され上面が前記電荷蓄積層の上面より低く、かつ前記トンネル絶縁膜の上面より高い空洞部109と、を有する素子分離領域107と、前記電荷蓄積層の上面及び側面と、前記空洞部の上面とを覆い、前記第1の方向に沿って帯状に形成されたインターポリ絶縁膜105と、前記インターポリ絶縁膜上に形成された制御ゲート電極106と、を備える。【選択図】図2
請求項（抜粋）：
半導体基板と、 前記半導体基板上に第1の方向に沿って所定間隔を空けて形成された複数のトンネル絶縁膜と、 それぞれ前記複数のトンネル絶縁膜上に形成された複数の電荷蓄積層と、 前記トンネル絶縁膜間の前記半導体基板表面部に前記第1の方向に直交する第2の方向に沿って形成され、絶縁膜と、前記絶縁膜上に形成され上面が前記電荷蓄積層の上面より低く、かつ前記トンネル絶縁膜の上面より高い空洞部と、を有する素子分離領域と、 前記電荷蓄積層の上面及び側面と、前記空洞部の上面とを覆い、前記第1の方向に沿って帯状に形成されたインターポリ絶縁膜と、 前記インターポリ絶縁膜上に形成された制御ゲート電極と、 を備えることを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (26件)：
5F083EP02 ,  5F083EP23 ,  5F083EP53 ,  5F083EP55 ,  5F083EP56 ,  5F083ER21 ,  5F083GA22 ,  5F083JA03 ,  5F083JA04 ,  5F083JA35 ,  5F083JA56 ,  5F083NA01 ,  5F083NA06 ,  5F083PR05 ,  5F083PR06 ,  5F083PR40 ,  5F101BA26 ,  5F101BA29 ,  5F101BA36 ,  5F101BB05 ,  5F101BB08 ,  5F101BD35 ,  5F101BE07 ,  5F101BF08 ,  5F101BH15 ,  5F101BH19
引用特許：
出願人引用 (1件)
  • 米国特許出願公開第2007/0257305号明細書
審査官引用 (14件)
全件表示

前のページに戻る

TOP

BOTTOM