特許
J-GLOBAL ID：200903074813219297

半導体装置及びその製造方法

発明者：
井上 尚也

井上 尚也 について

, 
竹内 常雄

竹内 常雄 について

, 
林 喜宏

林 喜宏 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-158271
公開番号（公開出願番号）：特開2000-349247
出願日： 1999年06月04日
公開日（公表日）： 2000年12月15日
要約：
【要約】 (修正有)【課題】強誘電体メモリ部を有し多層配線構造となる半導体装置のメモリ特性および信頼性を向上させる。【解決手段】下部電極10、強誘電体膜11、上部電極12で構成される強誘電体キャパシタ表面にエッチングストッパ膜13が被着し、エッチングストッパ膜上に別種の層間絶縁膜15が形成される。あるいは、強誘電体キャパシタと多層配線構造を有する半導体装置において、層間絶縁膜上に強誘電体キャパシタと第1の配線層18,19が形成され、強誘電体キャパシタの膜厚が、上記第1の配線層の膜厚と同一になるように形成される。また、強誘電体キャパシタを有するメモリセルにおいて、ビット線16およびプレート線17が層間絶縁膜を介して強誘電体キャパシタの上部に配設され、上記ビット線およびプレート線が高密度に配設される。
請求項（抜粋）：
第1の層間絶縁膜上に下部電極、強誘電体膜、上部電極がこの順に積層して成る強誘電体キャパシタ表面にエッチングストッパ膜が形成され、前記エッチングストッパ膜上に第2の層間絶縁膜が形成されていることを特徴とする半導体装置。
IPC (8件)：
H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (5件)：
H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 651 ,  H01L 27/10 681 B ,  H01L 29/78 371
Fターム (32件)：
5F001AA17 ,  5F001AD33 ,  5F001AD90 ,  5F001AG10 ,  5F001AG31 ,  5F038AC05 ,  5F038AC15 ,  5F038DF05 ,  5F038EZ01 ,  5F038EZ15 ,  5F038EZ20 ,  5F083AD00 ,  5F083FR02 ,  5F083GA09 ,  5F083GA21 ,  5F083GA30 ,  5F083JA15 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083KA05 ,  5F083MA04 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083MA19 ,  5F083NA01 ,  5F083PR03 ,  5F083PR40 ,  5F083ZA12
引用特許：
出願人引用 (16件)
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審査官引用 (16件)
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