特許
J-GLOBAL ID：200903074893165427

薄膜トランジスタの製造方法

発明者：
石崎 守

石崎 守 について

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大久保 透

大久保 透 について

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中村 隆一

中村 隆一 について

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喜納 修

喜納 修 について

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松原 亮平

松原 亮平 について


出願人/特許権者：
凸版印刷株式会社

凸版印刷株式会社 について


代理人 (6件)： 志賀 正武 ,  高橋 詔男 ,  渡邊 隆 ,  青山 正和 ,  鈴木 三義 ,  村山 靖彦
公報種別：公開公報
出願番号（国際出願番号）：特願2005-101404
公開番号（公開出願番号）：特開2006-286719
出願日： 2005年03月31日
公開日（公表日）： 2006年10月19日
要約：
【課題】 蒸着リフトオフという高価な工程を使用せずに、ゲート電極、ソース電極およびドレイン電極の位置合わせ精度を向上させ、ゲート電極に対するソース電極およびドレイン電極の重なりを小さい薄膜トランジスタ製造方法の提供。【解決手段】本発明の薄膜トランジスタの製造方法は、透明絶縁基板上にゲート電極を形成する工程と、前記透明絶縁基板と前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、半導体層を形成する工程と、レジストを塗布する工程と、裏露光によって前記ゲート電極に自己整合したレジストパターンを形成する工程と、ソース電極とドレイン電極を形成する工程と、レジストを除去する工程とを少なくとも有する薄膜トランジスタの製造方法であって、前記ソース電極とドレイン電極を形成する工程が、金属ナノ粒子を含む液体を塗布する工程を含む。【選択図】 図1
請求項（抜粋）：
透明絶縁基板上にゲート電極を形成する工程と、前記透明絶縁基板と前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、半導体層を形成する工程と、レジストを塗布する工程と、裏露光によって前記ゲート電極に自己整合したレジストパターンを形成する工程と、ソース電極とドレイン電極を形成する工程と、レジストを除去する工程とを少なくとも有する薄膜トランジスタの製造方法であって、 前記ソース電極とドレイン電極を形成する工程が、金属ナノ粒子を含む液体を塗布する工程を含むことを特徴とする薄膜トランジスタの製造方法。
IPC (4件)：
H01L 29/786 ,  H01L 21/336 ,  H01L 21/28 ,  H01L 21/288
FI (4件)：
H01L29/78 616K ,  H01L21/28 E ,  H01L21/288 Z ,  H01L29/78 616N
Fターム (53件)：
4M104AA04 ,  4M104AA06 ,  4M104AA10 ,  4M104BB02 ,  4M104BB04 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB08 ,  4M104BB09 ,  4M104BB13 ,  4M104BB14 ,  4M104CC01 ,  4M104DD02 ,  4M104DD51 ,  4M104DD62 ,  4M104DD79 ,  4M104EE03 ,  4M104EE16 ,  4M104EE17 ,  4M104EE18 ,  4M104FF08 ,  4M104FF11 ,  4M104GG08 ,  4M104GG09 ,  4M104HH14 ,  5F110AA02 ,  5F110AA30 ,  5F110CC03 ,  5F110DD01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE24 ,  5F110EE44 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF27 ,  5F110GG01 ,  5F110GG05 ,  5F110GG23 ,  5F110GG28 ,  5F110GG29 ,  5F110GG42 ,  5F110GG43 ,  5F110GG44 ,  5F110GG58 ,  5F110HK02 ,  5F110HK32 ,  5F110HK42 ,  5F110HM04 ,  5F110QQ12
引用特許：
出願人引用 (13件)
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審査官引用 (16件)
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