特許
J-GLOBAL ID：200903090024123205

キャパシタおよびその製造方法

発明者：
飯島 晋平

飯島 晋平 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (1件)： 川口 眞輝
公報種別：公開公報
出願番号（国際出願番号）：特願2005-144780
公開番号（公開出願番号）：特開2006-324363
出願日： 2005年05月17日
公開日（公表日）： 2006年11月30日
要約：
【課題】 ギガビット級DRAM用キャパシタの誘電体に用いる酸化タンタルの高誘電率化のために結晶化すると、結晶粒界が膜厚方向に貫通してリーク電流のパスが生成され電荷保持特性が劣化する。リーク電流の増大を回避し、酸化タンタルを含む誘電体のEOTが2nm以下となる、MIM構造でスタックトレンチ型のキャパシタおよびその製造方法を提供する。【解決手段】 酸化タンタルを原子層蒸着法で形成し、ポスト酸化アニールを不要とし、金属下部電極の酸化剥離を防止する。酸化タンタルの結晶化が容易な4〜4.8nmの膜厚で形成し非酸化性雰囲気で結晶化する。その上に厚さ0.5〜1.5nmの結晶分断層を形成し、さらに酸化タンタルおよび結晶分断層を積層して多層化する。これにより、酸化タンタル積層時のエピタキシャル成長を抑止して結晶粒界の膜方向貫通を防止する。【選択図】図1
請求項（抜粋）：
半導体基板表面に接続するプラグを介して設けられる下部電極を有するスタックトレンチ型キャパシタにおいて、 (1)金属もしくは金属化合物からなる下部電極と、 (2)厚さ3nm〜4.8nmの多結晶酸化タンタルと、前記多結晶酸化タンタル上に設けられた結晶分断層とからなる積層膜を基本構成とし、前記下部電極上に前記積層膜が少なくとも2層以上設けられた誘電体と、 (3)前記誘電体上に設けられた金属もしくは金属化合物からなる上部電極と、 で構成されることを特徴とするキャパシタ。
IPC (4件)：
H01L 21/824 ,  H01L 27/108 ,  H01L 21/28 ,  H01L 21/768
FI (3件)：
H01L27/10 621C ,  H01L21/28 301R ,  H01L21/90 C
Fターム (54件)：
4M104AA01 ,  4M104BB01 ,  4M104BB19 ,  4M104BB25 ,  4M104CC01 ,  4M104DD45 ,  4M104FF22 ,  4M104GG16 ,  5F033HH08 ,  5F033HH19 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ04 ,  5F033JJ19 ,  5F033JJ25 ,  5F033JJ27 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK19 ,  5F033KK27 ,  5F033KK34 ,  5F033MM05 ,  5F033MM08 ,  5F033NN03 ,  5F033NN06 ,  5F033NN07 ,  5F033PP03 ,  5F033PP04 ,  5F033PP06 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033VV16 ,  5F033WW02 ,  5F083AD24 ,  5F083AD49 ,  5F083AD56 ,  5F083AD60 ,  5F083GA06 ,  5F083JA03 ,  5F083JA06 ,  5F083JA35 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR03 ,  5F083PR07 ,  5F083PR21 ,  5F083PR22 ,  5F083PR40
引用特許：
出願人引用 (3件) 審査官引用 (12件)
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