チャネル半導体合金を備えたトランジスタにおける堆積不均一性の低減によるスレッショルド電圧ばらつきの低減

発明者： ,
出願人/特許権者：
代理人 (1件)：早川裕司
公報種別：公表公報
出願番号（国際出願番号）：特願2011-542725
公開番号（公開出願番号）：特表2012-514318
出願日： 2009年12月29日
公開日（公表日）： 2012年06月21日
要約：

【解決手段】シリコン/ゲルマニウム合金のようなスレッショルド調節半導体材質が、高い堆積均一性に基いて1つのタイプのトランジスタに対して選択的に設けられ得る。この目的のために、半導体合金は、任意のトランジスタの能動領域上に堆積させられてよく、そして高度に可制御なパターニングレジームに基いて次いでパターニングされてよい。その結果、スレッショルドばらつきが低減され得る。【選択図】図2D

請求項（抜粋）：

第1のシリコン含有結晶性半導体領域及び第2のシリコン含有結晶性半導体領域上にシリコン含有半導体合金の層を形成することと、前記第2のシリコン含有結晶性半導体領域から前記シリコン含有半導体合金の層を選択的に除去することと、第1のトランジスタの第1のゲート電極構造であって、高k誘電体ゲート絶縁層及び前記高k誘電体ゲート絶縁層上に形成される金属含有ゲート電極材質を備えている第1のゲート電極構造を前記シリコン含有半導体合金の層上に形成することと、第2のトランジスタの第2のゲート電極構造であって、高k誘電体ゲート絶縁層及び第2のゲート電極構造の前記高k誘電体ゲート絶縁層上に形成される金属含有ゲート電極材質を備えている第2のゲート電極構造を前記第2のシリコン含有結晶性半導体領域の上方に形成することとを備えた方法。

IPC (7件)：

H01L 21/823 , H01L 27/088 , H01L 27/08 , H01L 27/092 , H01L 29/786 , H01L 29/78 , H01L 21/336

FI (6件)：

H01L27/08 102B , H01L27/08 331E , H01L27/08 321C , H01L29/78 618B , H01L29/78 618E , H01L29/78 301B

Fターム (42件)：

5F048AC01 , 5F048AC03 , 5F048BA01 , 5F048BA14 , 5F048BA16 , 5F048BB11 , 5F048BB14 , 5F048BC06 , 5F048BG13 , 5F048DA23 , 5F110AA08 , 5F110BB04 , 5F110CC02 , 5F110DD11 , 5F110EE09 , 5F110EE31 , 5F110FF01 , 5F110FF09 , 5F110GG01 , 5F110GG19 , 5F110GG25 , 5F110GG42 , 5F110GG52 , 5F110GG58 , 5F110HJ13 , 5F110HJ23 , 5F110NN65 , 5F140AA06 , 5F140AB03 , 5F140AC01 , 5F140AC36 , 5F140BA01 , 5F140BA05 , 5F140BA16 , 5F140BC06 , 5F140BC13 , 5F140BC15 , 5F140BG08 , 5F140BK13 , 5F140BK21 , 5F140CB04 , 5F140CE07

引用特許：

審査官引用 (16件)

CMOS半導体装置
公報種別：公開公報出願番号：特願2006-189346 出願人：富士通株式会社
選択的成長を利用したCMOSゲート及びその製造方法
公報種別：公開公報出願番号：特願2003-114657 出願人：三星電子株式会社
相補型MOS装置およびその製造方法
公報種別：公開公報出願番号：特願2005-336109 出願人：財団法人工業技術研究院

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