特許
J-GLOBAL ID：200903016581872851
3-レベル不揮発性半導体メモリ装置およびその駆動方法
発明者：
,
出願人/特許権者：
代理人 (4件)：
志賀 正武
, 渡邊 隆
, 村山 靖彦
, 実広 信哉
公報種別：公開公報
出願番号（国際出願番号）：特願2007-009404
公開番号（公開出願番号）：特開2007-207415
出願日： 2007年01月18日
公開日（公表日）： 2007年08月16日
要約：
【課題】高い集積度と信頼性を有する不揮発性半導体メモリ装置及びその駆動方法を提供する。【解決手段】3つのしきい電圧レベルに制御できる3-レベルのメモリセルとこれらを制御するページバッファを含む。3-レベルのメモリセルは、2つが一組を成して、3ビットのデータをマッピングすることができる。本発明の不揮発性半導体メモリ装置によれば、高い集積度と信頼性が獲得される。また、不揮発性半導体メモリ装置では、一組を成す第1及び第2メモリセルは、第1偶数ストリングと第2偶数ストリングとの対、及び第1奇数ストリングと第2奇数ストリングとの対に分散して配置される。【選択図】図7
請求項（抜粋）：
不揮発性半導体メモリ装置において、
第1偶数ビット線及び第1奇数ビット線にそれぞれ接続される第1偶数ストリング及び第1奇数ストリング、第2偶数ビット線及び第2奇数ビット線にそれぞれ接続される第2偶数ストリング及び第2奇数ストリングを有するメモリアレイであって、前記第1偶数ビット線及び第1奇数ビット線はデータのプログラム及び読み出し動作で第1共通ビット線に選択的に接続され、前記第2偶数ビット線及び第2奇数ビット線はデータのプログラム及び読み出し動作で第2共通ビット線に選択的に接続される前記メモリアレイと、
前記第1及び第2共通ビット線を介して、前記メモリアレイにカップリングされ、一組の第1〜第3ビットのデータを一組の第1及び第2メモリセルのしきい電圧レベルにマッピングするように駆動されるページバッファと、
前記メモリアレイの選択されるメモリセルのワード線を制御するローデコーダとを備え、
前記一組の第1及び第2メモリセルは、
前記第1及び第2偶数ストリングの対または前記第1及び第2奇数ストリングの対に分散して配置され、同一のワード線によって制御されることを特徴とする、不揮発性半導体メモリ装置。
IPC (8件)：
G11C 16/06
, H01L 21/824
, H01L 29/792
, H01L 29/788
, H01L 27/115
, H01L 27/10
, G11C 16/04
, G11C 16/02
G11C17/00 634Z
, H01L29/78 371
, H01L27/10 434
, H01L27/10 481
, G11C17/00 622E
, G11C17/00 641
, G11C17/00 611G
5B125BA02
, 5B125BA19
, 5B125CA11
, 5B125DA01
, 5B125DA03
, 5B125DB01
, 5B125DB19
, 5B125EA05
, 5B125EE19
, 5B125FA01
, 5B125FA05
, 5F083EP02
, 5F083EP22
, 5F083EP76
, 5F083ER22
, 5F083GA09
, 5F083GA11
, 5F083LA10
, 5F083LA12
, 5F083LA16
, 5F083ZA21
, 5F101BA01
, 5F101BB02
, 5F101BD34
, 5F101BE02
, 5F101BE05
, 5F101BE07
, 5F101BF05
