特許
J-GLOBAL ID：200903052052246631

半導体装置の製造方法

発明者：
藤掛 伸二

藤掛 伸二 について

, 
岩本 進

岩本 進 について


出願人/特許権者：
富士電機ホールディングス株式会社

富士電機ホールディングス株式会社 について


代理人 (1件)： 山本 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2005-321724
公開番号（公開出願番号）：特開2007-129115
出願日： 2005年11月07日
公開日（公表日）： 2007年05月24日
要約：
【課題】超接合半導体装置のドリフト層形成のための超接合構造表面の平坦化を、簡略化された工程で、前記アライメントマーカーの精度を劣化させることなく、いっそう高度の平坦度で研磨する方法を含む半導体装置の製造方法の提供。【解決手段】低抵抗半導体基板に一導電型半導体層が積層された半導体基板表面に、トレンチ形成用並列絶縁膜と該並列絶縁膜をマスクにして形成される並列トレンチとマーカーとを形成し、前記並列トレンチ内に他導電型半導体層の充填後、その突出部を除去する第一研磨工程と、前記並列絶縁膜と前記他導電型半導体層との研磨に続いて下層の半導体層の研磨を行う第二研磨工程とを連続的に行う半導体素子の製造方法において、前記第一および第二研磨工程ではそれぞれ前記絶縁膜と半導体層に対する研磨レートが異なる研磨スラリーを用いる半導体素子の製造方法とする。【選択図】 図1-4
請求項（抜粋）：
低抵抗半導体基板に一導電型半導体層が積層された半導体基板の前記一導電型半導体層表面に、トレンチ形成用並列絶縁膜パターンと、該並列絶縁膜パターンをマスクにエッチングされる、前記半導体表面に垂直な並列トレンチと、アライメントマーカーとをそれぞれ形成し、前記並列トレンチ内に他導電型半導体層を充填した後、突出した部分の前記他導電型半導体層を除去する第一研磨工程と、前記並列絶縁膜パターンと前記他導電型半導体層との研磨を同時に行い、続いて下層の半導体層の研磨を行う第二研磨工程とを連続的に行う半導体素子の製造方法において、前記第一および第二研磨工程ではそれぞれ前記絶縁膜と前記半導体層に対する研磨レートが異なる研磨スラリーを用いることを特徴とする半導体素子の製造方法。
IPC (3件)：
H01L 21/304 ,  B24B 37/00 ,  B24B 37/04
FI (7件)：
H01L21/304 622R ,  H01L21/304 622T ,  H01L21/304 622S ,  H01L21/304 622D ,  B24B37/00 H ,  B24B37/00 B ,  B24B37/04 K
Fターム (10件)：
3C058AA07 ,  3C058AA09 ,  3C058AA12 ,  3C058BA01 ,  3C058BA02 ,  3C058BA05 ,  3C058BA07 ,  3C058CB01 ,  3C058DA12 ,  3C058DA17
引用特許：
出願人引用 (12件)
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審査官引用 (11件)
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