特許
J-GLOBAL ID：200903056439098385
多層膜構造体およびその形成方法
発明者：
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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2008-122891
公開番号（公開出願番号）：特開2009-272504
出願日： 2008年05月09日
公開日（公表日）： 2009年11月19日
要約：
【課題】半導体素子用の多層膜構造体を基板上に形成する多層膜構造体であって、大きな伸張歪を半導体層に印加できる多層膜構造体の形成方法を提供する。【解決手段】半導体素子用の多層膜構造体10を基板上に形成する際に、基板11上に、当該基板11を構成する結晶の格子定数よりも大きな格子定数の結晶からなるとともに、圧縮歪を有する圧縮歪半導体層12を形成する。その圧縮歪半導体層12の上方に、圧縮歪半導体層12を構成する結晶の格子定数よりも大きな格子定数の結晶からなるとともに、無歪の無歪半導体層13を積層する。圧縮歪半導体層12の圧縮歪を緩和させることにより、無歪半導体層13に伸張歪を印加する。それにより、大きな伸張歪を無歪半導体層13に印加することができる。【選択図】 図1
請求項（抜粋）：
半導体素子用の多層膜構造体を基板上に形成する多層膜構造体の形成方法であっ
て、
前記基板上に、当該基板を構成する結晶の格子定数よりも大きな格子定数の結晶か
らなるとともに圧縮歪を有する圧縮歪半導体層を形成する工程と、
前記圧縮歪半導体層の上方に、当該圧縮歪半導体層を構成する結晶の格子定数より
も大きな格子定数の結晶からなるとともに無歪の無歪半導体層を積層する工程とを含み、
前記圧縮歪半導体層の圧縮歪を緩和させることにより、前記無歪半導体層に伸張歪
を印加する工程を実行することを特徴とする多層膜構造体の形成方法。
IPC (2件)：
FI (2件)：
Fターム (25件)：
5F103BB03
, 5F103DD30
, 5F103GG01
, 5F103HH03
, 5F103PP03
, 5F103RR10
, 5F152LL03
, 5F152LL08
, 5F152LL10
, 5F152LM09
, 5F152LN08
, 5F152LN21
, 5F152LN26
, 5F152MM04
, 5F152NN03
, 5F152NN27
, 5F152NP03
, 5F152NP04
, 5F152NP06
, 5F152NP07
, 5F152NP10
, 5F152NQ04
, 5F152NQ06
, 5F152NQ07
, 5F152NQ10
出願人引用 (1件)
審査官引用 (13件)
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引用文献：
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